mirror
/
Wolf-LITE
kopia lustrzana https://github.com/UU5JPP/Wolf-LITE
1
0
Forkuj 0
Kod Zgłoszenia Projekty Wydania Wiki Aktywność
Wolf-LITE/FPGA/clock_buffer/clock_buffer_bb.v

9 wiersze
85 B
Verilog
Czysty Bezpośredni odnośnik Wina Historia

module clock_buffer (
inclk,
outclk);
input inclk;
output outclk;
endmodule
Reference in New Issue View Git Blame Kopiuj bezpośredni odnośnik